삼성, 트랜지스터도 '아파트'처럼 쌓았다…AI칩 한계 넘을 새 구조 구현

세계 최초 42나노 3D 적층 트랜지스터 개발

평면에 촘촘히 넣던 방식 한계…위아래로 쌓아 집적도 높여

VLSI 심포지엄 최고논문상…AI·고성능칩 전력효율 개선 기대

삼성전자 반도체연구소 Logic TD팀.ⓒ삼성전자 반도체 뉴스룸

삼성전자가 반도체의 기본 단위인 트랜지스터를 위아래로 쌓는 차세대 구조를 세계 최초로 구현했다. 지금까지는 트랜지스터를 한 평면 위에 더 촘촘히 배치하는 방식으로 반도체 성능을 높여왔지만, 물리적 한계가 가까워지자 '수직 적층'이라는 새 해법을 제시한 것이다. 아파트를 높게 지어 같은 땅에 더 많은 사람이 살게 하는 것처럼, 같은 면적에 더 많은 트랜지스터를 넣어 AI 반도체의 성능과 전력 효율을 끌어올릴 수 있다는 게 핵심이다.

삼성전자 반도체연구소 Logic TD팀은 17일 게이트 피치 42나노미터(nm) 수준의 3D 적층 트랜지스터를 세계 최초로 구현했다고 밝혔다. 이 연구는 세계적 반도체 학회인 '2026 VLSI 심포지엄'에서 최고 논문상에 해당하는 베스트 페이퍼로 선정됐다.

트랜지스터는 전류를 켜고 끄는 반도체의 기본 소자다. 스마트폰, 서버, AI칩의 성능은 결국 손톱보다 작은 칩 안에 이 트랜지스터를 얼마나 많이, 효율적으로 넣느냐에 달려 있다. 지금까지 반도체 업계는 트랜지스터를 옆으로 더 작게 만들고 더 촘촘히 배치하는 방식으로 성능을 높여왔다.

문제는 더 이상 옆으로 줄이기 어려워지고 있다는 점이다. 트랜지스터 사이 간격을 너무 좁히면 전기가 새거나 서로 간섭해 오작동이 생길 수 있다. 집과 집 사이 담장을 너무 얇게 만들면 소음과 진동을 막기 어려운 것과 비슷하다. 삼성은 이 한계를 피하기 위해 트랜지스터를 옆으로 더 붙이는 대신 위아래로 쌓는 방식을 택했다.

삼성이 이번에 구현한 42nm 게이트 피치는 트랜지스터 간격을 나타내는 핵심 지표다. 기존 업계 최소 수준으로 알려진 48nm보다 더 좁다. 같은 면적에 더 많은 트랜지스터를 넣을 수 있다는 의미다. 여기에 상부와 하부 트랜지스터를 각각 3단씩 쌓고, 위아래 소자를 곧장 연결하는 구조도 함께 구현했다.

이 기술이 주목받는 이유는 메모리 반도체에서 먼저 나타난 '수직 적층' 흐름이 로직 반도체로 넘어왔다는 점이다. 삼성전자는 낸드플래시에서 셀을 위로 쌓는 V낸드를 통해 용량 한계를 돌파했다. 고대역폭메모리(HBM) 역시 D램을 여러 층으로 쌓아 AI 서버에 필요한 성능을 높인 제품이다. 이번 연구는 이런 적층 개념을 CPU·GPU 같은 연산용 반도체의 핵심 소자인 트랜지스터에 적용했다는 의미가 있다.

AI 시대에는 반도체가 더 많은 계산을 더 적은 전력으로 처리해야 한다. 챗GPT 같은 생성형 AI를 돌리는 서버에는 막대한 전력이 들어간다. 칩 안에 더 많은 트랜지스터를 넣으면서도 전력 소모를 줄이는 기술이 중요해진 이유다. 삼성은 3D 적층 구조가 양산 단계까지 이어질 경우 같은 면적 안에 들어가는 트랜지스터 수를 크게 늘려 전력 효율과 성능 개선에 기여할 수 있을 것으로 보고 있다.

다만 당장 제품에 적용되는 기술은 아니다. 이번 성과는 로직 반도체를 구성하는 가장 기본 단위인 트랜지스터 구조를 구현한 단계다. 연구팀은 앞으로 이 구조를 바탕으로 실제 회로가 제대로 동작하는지 검증하는 작업을 이어갈 계획이다.

권욱현 삼성전자 반도체연구소 Logic TD팀 마스터는 "이번 연구는 로직 제품을 구성하는 가장 기본 단위인 n형·p형 트랜지스터를 수직으로 적층한 것"이라며 "건축으로 비유하면 벽돌을 만든 것"이라고 설명했다. 이어 "이 벽돌로 집을 짓기 위한 기둥과 뼈대, 즉 Ring Oscillator와 SRAM을 개발해 제품화를 위한 다음 걸음을 내딛으려 한다"고 말했다.